vivado工具ila抓取的波形读取方法
保存ila文件 file——>export——>export ila_data。可以保存为ila格式或者vcd格式 （可以在modelism下转化为wlf文件后打开查看波形。） 打开保存后的文件 方法一 Vivado ......![]()
记录第一次使用Vivado——以全加器为例子
从altera转战xilinx，经典的FPGA到ZYNQ系列，第一站就是先熟悉编译软件Vivado。我就直接跳过软件安装部分了，如有疑问，可以在评论区提出来，我看到了就帮你解答。 首 ......![]()
Verilog中的时间尺度与延迟
在Verilog的建模中，时间尺度和延迟是非常重要的概念，设置好时间尺度和延迟，可以充分模拟逻辑电路发生的各种情况和事件发生的时间点，来评估数字IC设计的各种要求， ......![]()
IC设计基础
一 前言 这一周连续两场线下面试，紧接着又是微信视频面试，从连续三天的面试中，收获颇丰！ 存在的问题： 一是对项目细节模糊； 二是IC基础知识薄弱； 具体表现是，在面 ......![]()
10ISE14.7和modelsim10.5关联编译库
今天准备在ISE14.7中调用PLL的IP核，搞一下时钟的分频和倍频。可在我做好pll的IP核后，我直接用ise生成了一个仿真文件，只需要修改下例化模块名和加一个时钟就行勒。 ......![]()
ModelSim入门
verilog设计进阶 时间：2014年5月5日星期一 主要收获： 1. 安装了ModelSim ALTERA 6.4a; 2. 熟悉基本流程，仿真成功； 3. 了解testbench语法基本。 为什么要学ModelSi ......![]()
能给个安全点的fifo吗
调试一个基于altera FPGA的项目，发现开机200次，就会有1到2次的开机不正常现象，但只要是成功开机了，无论运行多久都是正常的。 遇到这类问题，按照经验来说 一般 ......![]()
以8位并行数据为例确定crc-32的一般矩阵表示形式
在进行数据校验时我们会使用到crc（循环冗余校验）校验的方式，例如在以太网通信网络中会对信息进行编码和校验，生成码采用的就是33位的 crc-32：x32+x26+x23+...+x2+ ......![]()
Verilog教程
当用 Verilog 设计完成数字模块后进行仿真时，需要在外部添加激励，激励文件叫 testbench。 Verilog 的主要特性： 可采用 3 种不同的方式进行设计建模：行为级描述—— ......EDA : quartus2 17.1lite + modelsim +verilog 使用流程
首先 然后填充好自己写的代码 之后save as 存到自己的文件夹 会自动弹出 配置 Assignments settings 之后第一次编译 成功后processing star ......![]()
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