ARM DMA Controller PL330 使用经验分享
总体简介 DMAC提供一个AXI主接口来执行DMA传输，并提供两个APB从接口来控制其操作。DMAC采用TrustZone技术，其中一个APB接口运行在secure状态，另一个运行在非secure ......![]()
PicoRV32-on-PYNQ-Z2: An FPGA-based SoC System——RISC-V On PYNQ项目复现
本文参考： 1️⃣ 原始工程 2️⃣ 原始工程复现教程 3️⃣ RISCV工具链安装教程 本文工程： https://bhpan.buaa.edu.cn:443/link/4B08916BF2CDB42DB78976BCCDB712E2 1 ......![]()
【FPGA学习】MATLAB与FPGA实现FIR滤波器
本篇博客记录一下在matlab设计和在FPGA平台实现FIR滤波器的方法，平台是Xilinx的ZYNQ 参考： AMBA AXI-Stream Protocol Specification 使用matlab设计FIR滤波器 fd ......![]()
基于LZO的高性能无损数据压缩IP
LZOAccel-C LZO Data Compression Core/无损数据压缩IP Core LZOAccel-C是一个无损数据压缩引擎的FPGA硬件实现，兼容LZO 2.10标准。 Core接收未压缩的输入数据块， ......![]()
基于LZO的高性能无损数据解压缩IP
LZOAccel-D LZO Data Decompression Core/无损数据解压缩IP Core LZOAccel-D是一个无损数据解压缩引擎的FPGA硬件实现，兼容LZO 2.10标准。 Core接收压缩的输入数据 ......![]()
Xilinx-英文缩写
BEL: Basic Element of Logic, BEL是最底层的基本元素，也可以叫atomic unit(原子单位)，BEL是FPGA中最小、不可分割的组件。 ACP：Accelerator Coherency Port，加速 ......AXI协议中的模棱两可的含义的解释（Cachable和Bufferable）
转载：https://blog.csdn.net/hit_shaoqi/article/details/53243173 Cachable和Bufferable 一个Master发出一个读写的request，中间要经过很多Buffer，最后才能送到m ......转：SYNOPSYS VCS Makefile文件编写与研究
SYNOPSYS VCS Makefile文件编写与研究 这个Makefile是synopsys提供的模板，看上去非常好用，你只要按部就班提供实际项目的参数就可以了。我们来看这个文件的头部说 ......Multi-Channel PCIe QDMA Subsystem
可交付资料： 详细的用户手册 Design File：Post-synthesis EDIF netlist or RTL Source Timing and layout constraints，Test or Design Example Project 技术支持 ......![]()
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