基于LZO的高性能无损数据压缩IP
LZOAccel-C LZO Data Compression Core/无损数据压缩IP Core LZOAccel-C是一个无损数据压缩引擎的FPGA硬件实现，兼容LZO 2.10标准。 Core接收未压缩的输入数据块， ......![]()
基于LZO的高性能无损数据解压缩IP
LZOAccel-D LZO Data Decompression Core/无损数据解压缩IP Core LZOAccel-D是一个无损数据解压缩引擎的FPGA硬件实现，兼容LZO 2.10标准。 Core接收压缩的输入数据 ......![]()
AXI协议中的模棱两可的含义的解释（Cachable和Bufferable）
转载：https://blog.csdn.net/hit_shaoqi/article/details/53243173 Cachable和Bufferable 一个Master发出一个读写的request，中间要经过很多Buffer，最后才能送到m ......Multi-Channel PCIe QDMA Subsystem
可交付资料： 详细的用户手册 Design File：Post-synthesis EDIF netlist or RTL Source Timing and layout constraints，Test or Design Example Project 技术支持 ......![]()
基于PCIe DMA的多通道数据采集和回放IP
基于PCIe DMA的多通道数据采集和回放IP 在主机端PCIe驱动的控制和调度下，数据采集与回放IP Core可以同时完成对多个通道数据的采集以及回放驱动工作，既可采用行缓 ......![]()
基于 SoC 的卷积神经网络车牌识别系统设计（1）概述
这是第三届全国大学生集成电路创新创业大赛 - Arm 杯 - 片上系统设计挑战赛（本人指导的一个比赛）。主要划分为以下的 Top5 重点、难点、亮点、热点以及创新点：1、通过 ......![]()
AXI总线简介、ID分析、DMA、Vivado烧录、系统集成
转载：https://blog.csdn.net/CrazyUncle/article/details/89918030?depth_1-utm_source=distribute.pc_relevant.none-task-blog-OPENSEARCH-1&utm_source=distri ......Xilinx Zynq-7000 嵌入式系统设计与实现
Xilinx Zynq-7000 嵌入式系统设计与实现 基于ARM Cortex-A9双核处理器和Vivado的设计方法 目录 第1章Zynq-7000 SoC设计导论 1.1全可编程片上系统基础知识 1.1.1 ......![]()
S02_CH16 等精度频率计实验
S02_CH16 等精度频率计实验 在了解了AXI总线之后，今天我们自己动手设计一个带AXI4-Lite总线的IP，来完成频率计的实验。 频率计虽然小，但是也算五脏俱全，涉及到zynq ......![]()
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