【FPGA学习】MATLAB与FPGA实现FIR滤波器
本篇博客记录一下在matlab设计和在FPGA平台实现FIR滤波器的方法，平台是Xilinx的ZYNQ 参考： AMBA AXI-Stream Protocol Specification 使用matlab设计FIR滤波器 fd ......![]()
基于LZO的高性能无损数据压缩IP
LZOAccel-C LZO Data Compression Core/无损数据压缩IP Core LZOAccel-C是一个无损数据压缩引擎的FPGA硬件实现，兼容LZO 2.10标准。 Core接收未压缩的输入数据块， ......![]()
001 PCI Express体系结构（一）
PCI总线作为处理器系统的局部总线，主要目的是为了连接外部设备，而不是作为处理器的系统总线连接Cache和主存储器。但是PCI总线、系统总线和处理器体系结构之间依然 ......![]()
基于LZO的高性能无损数据解压缩IP
LZOAccel-D LZO Data Decompression Core/无损数据解压缩IP Core LZOAccel-D是一个无损数据解压缩引擎的FPGA硬件实现，兼容LZO 2.10标准。 Core接收压缩的输入数据 ......![]()
Xilinx-英文缩写
BEL: Basic Element of Logic, BEL是最底层的基本元素，也可以叫atomic unit(原子单位)，BEL是FPGA中最小、不可分割的组件。 ACP：Accelerator Coherency Port，加速 ......转：SYNOPSYS VCS Makefile文件编写与研究
SYNOPSYS VCS Makefile文件编写与研究 这个Makefile是synopsys提供的模板，看上去非常好用，你只要按部就班提供实际项目的参数就可以了。我们来看这个文件的头部说 ......iptables和firewalld基础
1、四表五链概念： filter表 过滤数据包 Nat表 用于网络地址转换（IP、端口） Mangle表 修改数据包的服务类型、TTL、并且可以配置路由实现QOS Raw表 决定数据 ......![]()
AXI总线简介、ID分析、DMA、Vivado烧录、系统集成
转载：https://blog.csdn.net/CrazyUncle/article/details/89918030?depth_1-utm_source=distribute.pc_relevant.none-task-blog-OPENSEARCH-1&utm_source=distri ......[转]DesignWare是什么
一.DesignWare是什么 摘自https://zhidao.baidu.com/question/473669077.html DesignWare是SoC/ASIC设计者最钟爱的设计IP库和验证IP库。它包括一个独立于工艺的、 ......
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