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解析STM32的库函数
意法半导体在推出STM32微控制器之初,也同时提供了一套完整细致的固件开发包,里面包含了在STM32开发过程中所涉及到的所有底层操作。通过在程序开发中引入这样的固 ......
GPIO
Mode
STM32
GPIOA
Speed
芯片ADS9224R的FPGA驱动实现
ADS9224R这款芯片是德州仪器(TI)的一款SAR ADC,笔者写这芯片IP核大概有段时间了,这款ADC采集芯片挺复杂的。笔者当时对写axi4_lite的IP核还不是很熟悉,就接下了含 ......
spi
data
rx
end
begin
SystemVerilog Tutorial
来自网站 1.网站说明-tutorial This SystemVerilog tutorial is written to help engineers with background in Verilog/VHDL to get jump start in SystemVeril ......
state
Verilog
gnt
end
begin
Verilog基础语法总结
去年小学期写的,push到博客上好了 Verilog 的基本声明类型 wire w1; // 线路类型 reg [-3:4] r1; // 八位寄存器 integer mem[0:2047]; // 2048 个整数的阵列 reg ......
语法
reg
Verilog
语句
module
一个简单的基于Tornado二手房信息统计项目的开发实现
Purpose 最近因为要买房子,扫过了各种信息,貌似lianjia上的数据还是靠点谱的(最起码房源图片没有太大的出入),心血来潮想着做几个图表来显示下房屋的数据信息,顺 ......
data
num
90
area
sh
Verilog教程
当用 Verilog 设计完成数字模块后进行仿真时,需要在外部添加激励,激励文件叫 testbench。 Verilog 的主要特性: 可采用 3 种不同的方式进行设计建模:行为级描述—— ......
reg
模块
赋值
端口
wire
uboot启动过程 2
512M内存, 地址范围 [0x80000000, 0xA0000000) UBOOT原先位置 0x87800000, 移动后的位置0x9FF47000, 也就是最后 700多k, 前面的位置留给内核 https://www.cn ......
gd
CONFIG
defined
endif
init
【基本知识】FMS有限状态机设计
有限状态机是Verilog中十分基本也是十分重要的知识。本文对有限状态机做了一个简单介绍。 1.状态机三要素 有限状态机具有三个要素:状态跳转、跳转判断、状态操作; ......
state
begin
end
kafka
状态机
一些常见的synthesis attribute
Noprune A Verilog HDL synthesis attribute that prevents the Quartus II software from removing a register that does not directly or indirectly feed a t ......
synthesis
Verilog
attribute
HDL
sel
【模板】动态 DP
luogu传送门。 最近学了一下动态dp,感觉没有想象的难。 动态DP simple的DP是这样的: 给棵树,每个点给个权值,求一下最大权独立集。 动态DP是这样的: 给棵树,每个点给 ......
int
son
mt
dp
max
V2AS = Way To Ask
V2AS 一个技术分享与创造的静土
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