(2016-07-20 11:43:27)

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PCB生产中Mark点设计

1.pcb必须在板长边对角线上有一对应整板定位的Mark点，板上集成电路引脚中心距小于0.65mm的芯片需在集成电路长边对角线上有一对对应芯片定位的Mark点；pcb双面都有贴片件时，则pcb的两面都按此条加Mark点。

2.pcb边需留5mm工艺边（机器夹持PCB最小间距要求），同时应保证集成电路引脚中心距小于0.65mm的芯片要距离板边大于13mm(含工艺边)；板四角用Ф5圆弧倒角。pcb应采用拼板方式，从目前pcb翅曲程度考虑，最佳拼接长度约为200mm，（设备加工尺寸：长度最大为330mm；宽度最大为250mm），在宽度方向尽量不拼以防止在生产过程中弯曲。如下图：

3.MARK点作用及类别

Mark点也叫基准点，为装配工艺中的所有步骤提供共同的可测量点，保证了装配使用的每个设备能精确地定位电路图案。因此，Mark点对SMT生产至关重要

MARK点设计规范

1）        形状：建议Mark点标记为直径：R=1.0mm实心圆；

2）        组成一个完整的MARK点包括：标记点（或特征点）和空旷区域。

3）        位置：Mark点位于单板或拼板上的对角线相对位置且尽可能地距离分开;最好分布在最长对角线位置（如MARK点位置图）。

4）        为保证贴装精度的要求，SMT要求：每块PCB内必须至少有一对符合设计要求的可供SMT机器识别的MARK点，同时必须有单板MARK(拼板时)，拼板MARK或组合MARK只起辅助定位的作用。

5）        拼板时，每一单板的MARK点相对位置必须一样。不能因为任何原因而挪动拼板中任一单板上MARK点的位置，而导致各单板MARK点位置不对称；

6）        PCB上所有MARK点只有满足：在同一对角线上且成对出现的两个MARK，方才有效。因此MARK点都必须成对出现，才能使用（MARK点位置图）。

7）        MARK点（空旷区边缘）距离PCB边缘必须≥5.0mm（机器夹持PCB最小间距要求）（如MARK点位置图）。

（MARK点位置图）

8）        尺寸

A.        Mark点标记最小的直径为1.0mm，最大直径是3.0mm,Mark点标记在同一块印制板上尺寸变化不能超过25 微米；

B.        特别强调：同一板号PCB上所有Mark点的大小必须一致（包括不同厂家生产的同一板号的PCB）；

C.        建议将所有的Mark点标记直径统一设为1.0mm。

9）        空旷区要求

在Mark点标记周围，必须有一块没有其它电路特征或标记的空旷面积。空旷区圆半径 r≥2R , R为MARK点半径,r达到3R时，机器识别效果更好。

10）        材料

Mark点标记可以是裸铜、清澈的防氧化涂层保护的裸铜。如果使用阻焊(soldermask)，不应该覆盖Mark点或其空旷区域

11）        MARK点的光亮度应保持一致。

12）        平整度：Mark点标记的表面平整度应该在15 微米之内。

13）        对比度

A.        当Mark点标记与印制板的基质材料之间有高对比度时可达到最佳的识别性能

B.        对于所有Mark点的内层背景必须相同

以下在补点他人这方面的经验，作为参考

MARK点分类：

1)Mark点用于锡膏印刷和元件贴片时的光学定位。根据Mark点在PCB上的作用，可分为拼板Mark点、单板Mark点、局部Mark点(也称器件级MARK点)，

2)拼板的工艺边上和不需拼板的单板上应至少有三个Mark点，呈L形分布，且对角Mark点关于中心不对称。

3）如果双面都有贴装元器件，则每一面都应该有Mark点。

4)需要拼板的单板上尽量有Mark点，如果没有放置Mark点的位置，在单板上可不放置Mark点。

5)引线中心距≤0.5 mm的QFP以及中心距≤0.8 mm的BGA等器件，应在通过该元件中心点对角线附近的对角设置局部Mark点，以便对其精确定位。

6)如果几个SOP器件比较靠近(≤100mm)形成阵列，可以把它们看作一个整体，在其对角位置设计两个局部Mark点。

设计说明和尺寸要求：

1)Mark点的形状是直径为1mm的实心圆，材料为铜，表面喷锡，需注意平整度，边缘光滑、齐整，颜色与周围的背景色有明显区别；阻焊开窗与Mark点同心，对于拼板和单板直径为3mm，对于局部的Mark点直径为1mm,

2)单板上的Mark点，中心距板边不小于5mm；工艺边上的Mark点，中心距板边不小于3mm。

3)为了保证印刷和贴片的识别效果，Mark点范围内应无焊盘、过孔、测试点、走线及丝印标识等，不能被V-CUT槽所切造成机器无法辨识。

4)为了增加Mark点和基板之间的对比度，可以在Mark点下面敷设铜箔。同一板上的Mark点其内层背景要相同，即Mark点下有无铜箔应一致。

5)对于单板和拼板的Mark点应当作元件来设计，对于局部的Mark点应作为元件封装的一部分设计。便于赋予准确的坐标值进行定位。

PCB设计之光学基准点！

在有贴片元件的PCB板上，为了对PCB整板进行定位，通常需要在PCB板的四个角放置光学定位点,一般放三个即可。常见的基准点主要有三种：拼板基准点，单元基准点，局部基准点。

基准点结构

（1）拼板基准点和单元基准点

形状/大小： 直径为40mil 的实心圆。  阻焊开窗： 和基准点同心的圆形，大小为基准点直径的两倍。在 2mm直径的边缘处要求有一圆形或八边形的铜线作保护圈用。同一板上的光学定位基准符号其内层背景要相同，即三个基准符号下有无铜箔应一致。

（2）局部基准点

间距≤0.4mm的QFP和间距≤0.8mm BGA、CSP、FC等器件需要放置局部基准点。

大小/形状：直径为40mil 的实心圆。

阻焊开窗：大小按普通焊盘处理，外圈铜环可不要。

基准点放置：

一般原则 ：

过SMT设备加工的单板必须放置基准点。 单面基准点数量≥3。

单面布局时，只需元件面放置基准点。. A5 I5 ^0 L- z1 m+ P PCB双面布局时，基准点双面放置。 双面放置的基准点，除镜像拼板外，正反两面的基准点位置要求基本一致。见下图。

（1） 拼板的基准点放置

拼板需要放置拼板基准点、单元基准点。

拼板基准点和单元基准点数量各为三个。在板边呈“L”形分布，尽量远离。拼板基准点的位置要求见下图A。

采用镜相对称拼板时，辅助边上的基准点必须满足翻转后重合的要求，参见下图B

（2） 单元板的基准点放置

基准点数量为三个，在板边呈“L”形分布，各基准点之间的距离尽量远。基准点距离板边必须大于5mm，如不能保证四个边都满足，则至少要保证传送边满足要求。

特殊部件设计

开关电源PCB设计

1、输入电容，输出电容尽量共地；

2、输出电流过孔数量保证通流能力足够，电流为设定的过流值；

3、如果输出电流大于20A，最好区分控制电路AGND和功率地GND，两者单点接地,如果不做区分，保证AGND接地良好；

4、输入电容靠近上管的D极放置；

5、Phase管脚因为其强电流，高电压的特性，辐射大，需做以下处理

a：Phase相连接的上管的S极，下管的D极和电感一端打平面处理，且不打过孔，即尽量保证3者和电源芯片在同一个平面上，且最好放置在top面；

b：Phase平面保证足够的通流能力的前提下，尽量减小面积；

c：关键信号远离该Phase平面；

d：小电流的Phase网络直接拉线处理，禁止拉平面；

6、输入电容的GND，电源输入因为噪声大，敏感信号需远离该平面，遵循3W原则，禁止高速信号在上述地平面打的过孔中间走线，尤其关注背板的高速信号；

7、GATE,BOOT电容走线尽量粗，一般为15mil~40mil；

8、电压采样因为电流小，容易受干扰，如果为近端反馈尽量靠近电源芯片，如果为远端反馈，需走差分线，且远离干扰源；

9、DCR电流采样网络，需要差分走线，整个采样网络尽量紧凑，且需靠近电源芯片放置，温度补偿电阻靠近电感放置；

10、环路补偿电路尽量面积小，减小环路，靠近电源芯片放置；

11、电感下禁止打孔，一方面防止有些电感为金属表层，出现短路；一方面因为电感的辐射大，如果下面打孔，噪声会耦合；

12、MOS管下需打过孔进行散热，过孔数量按照输出最大电流计算，非过流值；

13、电源芯片底部打过孔到背面进行散热处理，覆铜越大散热越好，最好部分亮铜处理；

时钟PCB设计

这次说说单板上时钟的注意事项，主要有以下几个方面可以考虑：

• 布局

  • 时钟晶体和相关电路应布置在PCB的中央位置并且要有良好的地层，而不是靠近I/O接口处。不可将时钟产生电路做成子卡或者子板的形式，必须做在单独的时钟板上或者承载板上。

    如下图所示，绿色框中部分下一层最好不要走线

• 在PCB时钟电路区域只布与时钟电路有关的器件，避免布设其他电路，晶体附近或者下面不要布其他信号线：在时钟发生电路、晶体下使用地平面，若其他信号穿过该平面，违反了映像平面功能，如果让信号穿越这个地平面的话，就会存在很小的地环路并影响地平面的连续性，这些地环路在高频时将会产生问题。

• 对于时钟晶体、时钟电路，可以采用屏蔽措施进行屏蔽处理；

• 若时钟外壳为金属，则PCB设计时一定要在晶体下方铺铜，并保证此部分与完整的地平面有良好的电气连接（通过多孔接地）。

时钟晶体下面铺地的好处：晶体振荡器内部的电路会产生射频电流，如果晶体是金属外壳封装的，直流电源脚是直流电压参考和晶体内部射频电流回路参考的依靠，通过地平面释放外壳被射频辐射产生的瞬态电流。总之，金属外壳是一个单端天线，最近的映像层、地平面层有时两层或者更多层做为射频电流对地的辐射耦合作用是足够的。晶体下铺地对散热也是有好处的。

时钟电路和晶体下铺地将提供一个映像平面，可以降低对相关晶体和时钟电路产生共模电流，从而降低射频辐射，地平面对差模射频电流同样有吸收作用，这个平面必须通过多点连接到完整的地平面上，并要求通过多个过孔，这样可以提供低的阻抗，为增强这个地平面的效果，时钟发生电路应该与这个地平面靠近。

• * SMT封装的晶体将比金属外壳的晶体有更多的射频能量辐射：因为表贴晶体大多是塑料封装，晶体内部的射频电流会向空间辐射并耦合到其他器件。

• 共用时钟走线

  对快速上升沿信号及时钟信号采用辐射状拓扑连接好于采用单个公共驱动源的网络串接，每个走线应该根据其特性阻抗采取端接措施来布线。

• 时钟传输线要求及PCB分层

  时钟走线原则：在紧邻时钟走线层安排完整的映像平面层，减小走线的长度并进行阻抗控制。

错误的跨层走线和阻抗不匹配会导致：

• 走线使用过孔和跳转导致映像回路的不完整性；

• 映像平面上由于器件信号管脚上电压随着信号的变化而变化产生的浪涌电压；

• 如果走线没有考虑3W原则的话，不同时钟信号会引起串扰；

  时钟信号的布线

• 时钟线一定要走在多层PCB板的内层。并且一定要走带状线；如果要走在外层，只能走微带线。

• 走在内层能保证完整的映像平面，它可以提供一个低阻抗射频传输路径，并产生磁通量，以抵消它们的源传输线的磁通量，源和返回路径的距离越近，则消磁就越好。由于增强了消磁能力，高密PCB板的每个完整平面映像层可提供6－8dB的抑制。

• 时钟布多层板的好处：有一层或者多层可以专门用于完整的电源和地平面，可以设计成好的去藕系统，减小地环路的面积，降低了差模辐射，减小了EMI，减小了信号和电源返回路径的阻抗水平，可以保持全程走线阻抗的一致性，减小了邻近走线间的串扰等。

USB2.0 PCB布线

USB是一种快速、双向、同步传输、廉价、方便使用的可热拔插的串行接口。由于数据传输快，接口方便，支持热插拔等优点使USB设备得到广泛应用。目前，市场上以USB2.0为接口的产品居多，但很多硬件新手在USB应用中遇到很多困扰，往往PCB装配完之后USB接口出现各种问题，比如通讯不稳定或是无法通讯，检查原理图和焊接都无问题，或许这个时候就需怀疑PCB设计不合理。绘制满足USB2.0数据传输要求的PCB对产品的性能及可靠性有着极为重要的作用。

        USB协议定义由两根差分信号线（D+、D-）传输数字信号，若要USB设备工作稳定差分信号线就必须严格按照差分信号的规则来布局布线。根据笔者多年USB相关产品设计与调试经验，总结以下注意要点：

        1. 在元件布局时，尽量使差分线路最短，以缩短差分线走线距离（√为合理的方式，×为不合理方式）；

        2. 优先绘制差分线，一对差分线上尽量不要超过两对过孔（过孔会增加线路的寄生电感，从而影响线路的信号完整性），且需对称放置（√为合理的方式，×为不合理方式）；

        3. 对称平行走线，这样能保证两根线紧耦合，避免90°走线，弧形或45°均是较好的走线方式（√为合理的方式，×为不合理方式）；

        4. 差分串接阻容，测试点，上下拉电阻的摆放（√为合理的方式，×为不合理方式）；

        5. 由于管脚分布、过孔、以及走线空间等因素存在使得差分线长易不匹配，而线长一旦不匹配，时序会发生偏移，还会引入共模干扰，降低信号质量。所以，相应的要对差分对不匹配的情况作出补偿，使其线长匹配，长度差通常控制在5mil以内，补偿原则是哪里出现长度差补偿哪里；

        6. 为了减少串扰，在空间允许的情况下，其他信号网络及地离差分线的间距至少20mil(20mil是经验值)，覆地与差分线的距离过近将对差分线的阻抗产生影响；

        7. USB的输出电流是500mA，需注意VBUS及GND的线宽，若采用的1Oz的铜箔，线宽大于20mil即可满足载流要求，当然线宽越宽电源的完整性越好。

        普通USB设备差分线信号线宽及线间距与整板信号线宽及线间距一致即可。然而当USB设备工作速度是480 Mbits/s，只做到以上几点是不够的，我们还需对差分信号进行阻抗控制，控制差分信号线的阻抗对高速数字信号的完整性是非常重要的，因为差分阻抗影响差分信号的眼图、信号带宽、信号抖动和信号线上的干扰电压。差分线阻抗一般控制在90（±10%）欧姆(具体值参照芯片手册指导)，差分线阻抗与线宽W1、W2、T1成反比，与介电常数Er1成反比，与线间距S1成正比，与参考层的距离H1正比，如下图是差分线的截面图。

        下图为四层板的参考叠层，其中中间两层为参考层，参考层通常为GND或Power，并且差分线所对应的参考层必须完整，不能被分割，否则会导致差分线阻抗不连续。若是以图 2叠层设计四层板，通常设计时差分线采用4.5mil的线宽及5.5mil的线间距既可以满足差分阻抗90Ω。然而4.5mil线宽及5.5mil线间距只是我们理论设计值，最终电路板厂依据要求的阻抗值并结合生产的实际情况和板材会对线宽线间距及到参考层的距离做适当的调整。

        以上所描述的布线规则是基于USB2.0设备，在USB布线过程中把握差分线路最短、紧耦合、等长、阻抗一致且注意好USB电源线的载流能力，掌握好以上原则USB设备运行基本没问题。

DDR布线规则与过程

多年前，无线时代（Beamsky）发布了一篇文章关于DDR布线指导的一篇文章，当时在网络上很受欢迎，有很多同行参与了转载。如今看来，那篇文章写得不够好，逻辑性不强，可操作性也不强。在近几年的硬件产品开发中，本人总结出了一套DDR布线方法，具有高度的可行性，于是本人再次编写一份这样的文章，除了讲述DDR布线规则，还想讲述一下布线过程，采用本人的布线过程可以少走很多弯路。本文即将讲到的所有方法，无线时代（Beamsky）都经过实际检验。

DDR布线通常是一款硬件产品设计中的一个重要的环节，也正是因为其重要性，网络上也有大把的人在探讨DDR布线规则，有很多同行故弄玄虚，把DDR布线说得很难，我在这里要反其道而行之，讲一讲DDR布线最简规则与过程。

如果不是特别说明，每个步骤中的方法同时适用于DDR1，DDR2和DDR3。PCB设计软件以Cadence Allgro 16.3为例。

第一步，确定拓补结构（仅在多片DDR芯片时有用）

首先要确定DDR的拓补结构，一句话，DDR1/2采用星形结构，DDR3采用菊花链结构。

拓补结构只影响地址线的走线方式，不影响数据线。以下是示意图。

星形拓补就是地址线走到两片DDR中间再向两片DDR分别走线，菊花链就是用地址线把两片DDR“串起来”，就像羊肉串，每个DDR都是羊肉串上的一块肉，哈哈，开个玩笑。

第二步，元器件摆放

确定了DDR的拓补结构，就可以进行元器件的摆放，有以下几个原则需要遵守：

原则一，考虑拓补结构，仔细查看CPU地址线的位置，使得地址线有利于相应的拓补结构

原则二，地址线上的匹配电阻靠近CPU

原则三，数据线上的匹配电阻靠近DDR

原则四，将DDR芯片摆放并旋转，使得DDR数据线尽量短，也就是，DDR芯片的数据引脚靠近CPU

原则五，如果有VTT端接电阻，将其摆放在地址线可以走到的最远的位置。一般来说，DDR2不需要VTT端接电阻，只有少数CPU需要；DDR3都需要VTT端接电阻。

原则六，DDR芯片的去耦电容放在靠近DDR芯片相应的引脚

以下是DDR2的元器件摆放示意图（未包括去耦电容），可以很容易看出，地址线可以走到两颗芯片中间然后向两边分，很容易实现星形拓补，同时，数据线会很短。

以下是带有VTT端接电阻的DDR2元器件摆放示意图，在这个例子中，没有串联匹配电阻，VTT端接电阻摆放在了地址线可以到达的最远距离。

以下是DDR3元器件摆放示意图，请注意，这里使用的CPU支持双通道DDR3，所以看到有四片（参考设计是8片）DDR3，其实是每两个组成一个通道，地址线沿着图中绿色的走线传递，实现了菊花链拓补。地址线上的VTT端接电阻摆放在了地址线可以到达的最远的地方。同样地，数据线上的端接电阻也放置在了靠近DDR3芯片的位置，数据线到达CPU的距离很短。同时，可以看到，去耦电容放置在了很靠近DDR3相应电源引脚的地方。

第三步，设置串联匹配电阻的仿真模型

摆放完元器件，建议设置串联匹配电阻的仿真模型，这样对于后续的布线规则的设置是有好处的。

点击AnalyzeSI/EMI SimModel Assignment，如下图。

然后会出来Model Assignment的界面，如下图

然后点击需要设置模型的器件，通常就是串联匹配电阻，分配或创建合适的仿真的模型，如果不知道如何创建，请在互联网上搜索或发邮件给无线时代（Beamsky）。

分配好仿真模型之后的网络，使用Show Element命令，可以看到相关的XNET属性，如下图。

第四步，设置线宽与线距

1. DDR走线线宽与阻抗控制密切相关，经常可以看到很多同行做阻抗控制。对于纯数字电路，完全有条件针对高速线做单端阻抗控制；但对于混合电路，包含高速数字电路与射频电路，射频电路比数字电路要重要的多，必须对射频信号做50欧姆阻抗控制，同时射频走线不可能太细，否则会引起较大的损耗，所以在混合电路中，本人往往舍弃数字电路的阻抗控制。到目前为止，本人设计的混合电路产品中，最高规格的DDR是DDR2-800，未作阻抗控制，工作一切正常。

2. DDR的供电走线，建议8mil以上，在Allegro可以针对一类线进行物理参数的同意设定，我本人喜欢建立PWR-10MIL的约束条件，并为所有电源网络分配这一约束条件，如下图。

3. 线距部分主要考虑两方面，一是线-线间距，建议采用2W原则，即线间距是2倍线宽，3W很难满足；二是线-Shape间距，同样建议采用2W原则。对于线间距，也可以在Allegro中建立一种约束条件，为所有DDR走线（XNET）分配这样的约束条件，如下图。

4. 还有一种可能需要的规则，就是区域规则。Allegro中默认的线宽线距都是5mil，在CPU引脚比较密集的时候，这样的规则是无法满足的，这就需要在CPU或DDR芯片周围设定允许小间距，小线宽的区域规则，如下图。

第五步，走线

走线就需要注意的内容比较多，这里只做少许说明。

• 所有走线尽量短

• 走线不能有锐角

• 尽量少打过孔

• 保证所有走线有完整的参考面，地平面或这电源平面都可以，对于交变信号，地与电源平面是等电位的

• 尽量避免过孔将参考面打破，不过这在实际中很难做到

• 走完地址线和数据后，务必将DDR芯片的电源脚，接地脚，去耦电容的电源脚，接地脚全部走完，否则在后面绕等长时会很麻烦的

下图是完成的DDR走线，但尚未绕等长。

第六步，设置等长规则

对于数据线，DDR1/2与DDR3的规则是一致的：每个BYTE与各自的DQS，DQM等长，即DQ0:7与DQS0，DQM。等长，DQ8:15与DQS1，DQM1等长，以此类推。

DDR2数据线等长规则举例

DDR3数据线等长规则举例

地址线方面的等长，要特别注意，DDR1/2与DDR是很不一样的。

对于DDR1/2，需要设定每条地址到达同一片DDR的距离保持等长，如下图。

对于DDR3，地址线的等长往往需要过孔来配合，具体的规则均绑定在过孔上和VTT端接电阻上，如下图。可以看到，CPU的地址线到达过孔的距离等长，过孔到达VTT端接电阻的距离也等长。

补充一点，很多时候，地址线的等长要求不严格，这一点我还没有尝试过。在本人设计的这些产品中，地址线，数据线都做了25mil的Relative Propagation Delay的等长规则设定。关于等长规则设定的细节在这里不再赘述，有兴趣的话，可以发邮件给无线时代（Beamsky）。

第七步，绕等长

完成等长规则的设定后，最后一步也是工作量最大的一步：绕等长。

在这一步，我认为只有一点规则需要注意：尽量采用3倍线宽，45度角绕等长，如下图。

绕等长完成后，最好把DDR相关网络锁定，以免误动。

到这里，DDR走线就已经完成了，在本人设计过的三，四十种产品中，都是按照上面的规则与过程完成的，DDR2最高规格是DDR2-800，512MB，DDR3最高规格是DDR3-1600，1GB，都可以很稳定的工作，无论性能还是可靠性，都未曾出过问题。

蓝牙印刷天线的设计

中心议题
* 提出了一种小型化蓝牙印刷天线
* 给出了具体设计及实现
解决方案
* 降低电磁波在介质中传播的波长
* 将偶极天线的两个振子固定在介质基板上

随着通信技术的发展,短距离无线通信以其快速、便捷的优势,成为了室内通信中不可替代的通信手段。蓝牙(Bluetooth)是一种能够支持短距离无线通信的无线电技术,现已广泛应用于移动电话、便携式电脑等设备中,普遍接受它的工作频段为2. 4 GHz—2. 484 GHz。天线作为通信系统中重要的能量转换部件,承担着信号的发射、接收任务,而其工作频段又与其物理尺寸直接相关,大尺寸的天线往往占据了一个系统的主要空间,影响系统小型化。目前的蓝牙天线,尺寸都比较大，开展蓝牙天线的小型化研究,降低蓝牙系统的整体尺寸,是十分必要的。

常见的蓝牙天线主要分为偶极天线、PIFA天线和陶瓷天线三种。PIFA天线属于单极子天线,它的反射损耗对地板大小比较敏感,同时,其远场辐射不均匀,难以满足手机、蓝牙耳机等终端设备对天线的全向辐射要求;陶瓷天线普遍增益较小;偶极天线易于实现较大的增益和较小的反射损耗,但其电长度一般都是波长的1/2。按此计算工作在2. 45 GHz的蓝牙天线需有约60mm长,而普通手机的大小一般是110 mm×40 mm,蓝牙USB设备的大小一般是50 mm×16 mm甚至更小,蓝牙耳机的尺寸一般是33 mm×10 mm。如此长的天线尺寸显然占据了手机、蓝牙耳机等终端设备巨大的设计空间,不利于系统的小型化。

本文设计的蓝牙天线,是基于印刷偶极天线的模式,天线印刷在FR—4介质板上,采用曲流技术,具有尺寸小、全向辐射等优点。

1　蓝牙天线的设计

曲流技术是一种常见的天线小型化技术,通过弯折实现曲流,可以有效减小天线的物理尺寸。弯折也会造成天线的增益等性能的降低,因此,在弯折时各段金属线的间距,弯折的各段金属线的长度的选取就成为能否在最小限度的降低天线性能的同时实现小型化的重要因素。同时,当电磁波在介质中传播时,其波长会变短,电磁波在介质中的波长可由式计算。其中εr是介质的介电常数,μr是介质的磁导率。因此通过降低电磁波在介质中传播的波长,也是实现天线的重要方法。一般将偶极天线的两个振子固定在介质基板上,即采用印刷天线的形式实现这种小型化方法,天线设计如图1所示。

该印刷电路板所占尺寸为15 mm×6 mm×1 mm,图1中实线所包围的黑色区域为介质上表面金属线,虚线所包围的灰色区域为介质下表面金属线,介质材料为FR—4基板,其尺寸为a×b=6×15 mm2,介质板厚度c=1 mm,金属线宽度m=0. 5 mm,k=1mm,天线两极终端间距为s,弯折的金属线间距w,弯折金属线单元长度g。

2　蓝牙天线的结构优化

w和g两个参数决定了天线的有效辐射长度,因此会对天线的阻抗特性和辐射特性有较大影响。采用CST Microwave Studio软件对该天线进行仿真,图2给出了w=0. 80 mm、1. 00 mm、1. 05 mm时天线的反射损耗的仿真结果,此时g=4 mm。仿真结果表明,天线的谐振频率随w的增大而减小,当w较小时,由于天线各金属段之间距离较近,辐射互相抵消,且电流之间的互耦增强,天线反射损耗增大;当w值太大时,天线的两个振子的终端距离s又减小,互耦也增大,天线的反射损耗也较大。最终选定天线的w=1 mm,此时s=1. 5 mm。

图3给出了当g=3. 8 mm、4 mm、4. 2 mm时天线的反射损耗的仿真结果,结果表明,随着g值的增大,天线的谐振频率降低,反射损耗增大,这也是由于弯曲电流间的互耦增加引起的。最终取g=4 mm。

按以上分析得到的参数在CST Microwave Studio软件中进行仿真,得到所设计的蓝牙天线的反射损耗、方向图和电流分布分别如图4(a)、(b)、(c)、(d)所示。

仿真结果表明,天线的谐振频率为2.45 GHz,天线反射损耗低于-10 dB的频率范围为2.3GHz-2.6GHz,相对带宽为12.2%,覆盖了ISM频段。天线在YOZ面全向辐射,最大增益为0.9 dB。电流分布图表明,金属导体上的电流实现了曲流,将会产生电流之间的互耦以及x方向和y方向的辐射,这可以实现天线的小型化以及全向辐射。

为了验证上述效果,又仿真了工作在2. 45 GHz的在自由空间中的对称振子(天线2)和印刷于FR—4介质基板上的对称振子(天线3),将它们的反射损耗曲线、方向图和增益等指标与本文设计的天线(天线1)进行对比,得到如图5所示的结果;天线2的对称振子总长53. 4 mm,天线3的对称振子长49. 6 mm,相比于自由空间中的对称振子减小了8%的长度,天线1的长度为15 mm,仅相当于天线2的28%。通过对振子的弯折和FR—4介质基板的加载,实现了天线小型化的目的。另外,将振子弯折会使弯折各段金属的辐射互相影响和抵消,因此天线增益有所减小,但是同时弯折以及介质基板的引入可以增强x轴方向的辐射,从而使天线的全向性更好,仿真结果表明,与天线2相比,天线1的x方向的辐射增加了20 dB。

3　蓝牙天线的测试

按此结构参数制作了蓝牙天线,如图6所示,用AgilentHP8363矢量网络分析仪对天线的反射损耗进行测试,在微波暗室测试天线的方向图和增益,得到结果如图7所示。通过测试结果可知,天线谐振在2. 47 GHz,天线的反射损耗低于-10 dB频率范围为2. 4-2. 55 GHz,天线在YOZ面能够实现全向辐射,增益0. 8 dB。实验结果与仿真结果的趋势基本相同,但是比仿真得到的工作带宽略有减小,这可能是由于介质板的损耗引起的。将本文设计的蓝牙天线(天线1)与文献中的蓝牙天线(天线4)以及经典的对称振子天线(天线2)在尺寸、带宽、方向性及增益等性能进行对比,如表1所示。

本文设计的蓝牙天线虽然增益偏低,但其体积非常小,且带宽较宽,能近似于全球辐射,综合性能最优,适用于各类小型的蓝牙终端。

4　结论

设计了一种小型的全向辐射的蓝牙天线,该天线在2. 4 GHz-2. 55 GHz频段范围内反射损耗低于-10 dB,实现了偶极蓝牙天线的小型化,将天线尺寸降为15×6×1 mm3,仅是经典蓝牙天线体积的15-35%;天线可以实现全向的辐射,增益0. 8 dB;这种天线具有结构简单、成本低、体积小、重量轻等优点,可广泛适用于各种蓝牙系统,为蓝牙终端的进一步小型化提供了空间。