arm926ej-S的内核基于的是arm v5tej的架构,其cp15处理器单元主要有以下几个作用:
*注意:对于协处理器的访问只能在特权模式下通过MRC/MCR指令来访问,其他条件下均会造成指令访问异常的错误。
下面贴出一张cp15的寄存器组表:
在arm926ej-S系统中存在三种不同的地址
以arm926ej-s内核获取一条指令为例子,分析下实现的过程:
1.MCR/MRC的位样:
2.简单的记忆这些访问指令就是:
mcr p15,
mrc p15,
*注意,所有的改变寄存器值都是通过 读-改-写的方式
代码一-测试和清理,但不清除D-Cache
tc_loop: mrc p15, 0, r15, c7, c10, 3 ;测试和清理,但不清除D-Cache
bne tc_loop
代码二-测试和清理,并且清除D-Cache
tci_loop: mrc p15, 0, r15, c7, c14, 3 ;测试和清理,并且清除D-Cache
bne tci_loop
代码三-清除TLB(传输)
mcr p15, 0, r0, c8, c7, 0 ;清除tlb
代码四-打开/关闭 I-Cache/D-Cache
Icache_enable:
mrc p15, 0, r0, c1, c0, 0 ;读取cp15的从控制寄存器
orr r0, r0, #0x00001000 ;将bit12置为1
mcr p15, 0, r0, c1, c0, 0
Icache_disable:
mrc p15, 0, r0, c1, c0, 0 ;读取cp15的从控制寄存器
bic r0, r0, #0x00001000 ;将bit12置为0
mcr p15, 0, r0, c1, c0, 0
Dcache_enable:
mrc p15, 0, r0, c1, c0, 0 ;读取cp15的从控制寄存器
orr r0, r0, #0x00000004 ;将bit2置为1
mcr p15, 0, r0, c1, c0, 0
Dcache_disable:
mrc p15, 0, r0, c1, c0, 0 ;读取cp15的从控制寄存器
bic r0, r0, #0x00000004 ;将bit2置为0
mcr p15, 0, r0, c1, c0, 0
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