开发板用的是8Mhz晶振，即HSE=8,000,000

f103最大支持72Mhz，即SYSCLK=PLLCLK=72Mhz，HSE=8M，所以PLLM=9即可。

/\* HCLK = SYSCLK \*/  
RCC->CFGR |= (uint32\_t)RCC\_CFGR\_HPRE\_DIV1;

/\* PCLK2 = HCLK \*/  
RCC->CFGR |= (uint32\_t)RCC\_CFGR\_PPRE2\_DIV1;

/\* PCLK1 = HCLK \*/  
RCC->CFGR |= (uint32\_t)RCC\_CFGR\_PPRE1\_DIV2;

/\*  PLL configuration: PLLCLK = HSE \* 9 = 72 MHz \*/  
RCC->CFGR &= (uint32\_t)((uint32\_t)~(RCC\_CFGR\_PLLSRC |       RCC\_CFGR\_PLLXTPRE |  
                                    RCC\_CFGR\_PLLMULL));  
RCC->CFGR |= (uint32\_t)(RCC\_CFGR\_PLLSRC\_HSE | RCC\_CFGR\_PLLMULL9);