1、更新vivado的仿真库（data/secureip和verilog和vhdl文件夹）至最新的vivado库和生成IP的版本匹配；

2、vcs编译脚本里面把仿真库地址指向匹配的仿真库版本；

3、vcs编译选项添加system verilog的编译选线：-lca +verilog2001ext+.vp +systemverilogext+.sv \，其中蓝色字段为新加的表示支持.sv类型文件（system verilog）的编译。即可。

备注：-sverilog编译选项，编译报错，用+sverilog不报错，查资料：

-sverilog和+v2k是synopsys公司的VCS数字逻辑仿真工具识别systemverilog和verilog 2001版本的语言而设置的编译选项，主要用于识别systemverilog或verilog2001的特殊语法。

SystemVerilog从2005,到2009，再到2012有多个版本，verilog是有这样的演进过程。在每次演进过程中，它们都可能引入一些新的关键字，这时候EDA工具开发商需要在新的工具中使用新的编译选项来识别这些新的关键字。所以不同公司，不同的EDA工具，使用的编译选项可能是不一样的。